邏輯集成電路LTC1045CSW#TR LTC1045由六個電壓轉(zhuǎn)換器和相關的控制電路組成(見框圖)。每個譯碼器都有一個線性比較器輸入級，分別輸出正輸入。前四個比較國的負投入與VTRIP1有共同之處，后兩個比較國的負投入與VTRIP2有共同之處。有了這些輸入，邏輯集成電路LTC1045CSW#TR 比較器的開關點可以在V -到V+ - 2V的共模范圍內(nèi)的任何地方設置。為了提高噪聲的抗干擾能力，邏輯集成電路LTC1045CSW#TR 每個比較器都有一個小的內(nèi)置滯后。滯后隨偏置電流的變化從低偏置電流的7mV到高偏置電流的20mV(見典型的滯后與RSET曲線)。設置偏置電流不同于CMOS邏輯，任何線性CMOS電路必須繪制一些靜態(tài)電流。偏置發(fā)生器(框圖)允許比較器的靜態(tài)電流變化。邏輯集成電路LTC1045CSW#TR 偏置電流由外部電阻編程(參見典型的I+ vs RSET曲線)。當偏置電流減小時，LTC1045變慢(參見延遲時間與RSET的典型曲線)。除設置偏置電流外，ISET引腳還完全關閉電源并鎖定轉(zhuǎn)換器輸出。要做到這一點，ISET引腳必須強制為V+ - 0.5V。如圖4所示，帶有電阻上拉的CMOS門或TTL門可以很好地做到這一點。盡管權力驅(qū)動ISET引腳與邏輯圖5。輸出驅(qū)動

關閉線性電路，CMOS輸出邏輯通電并保持輸出狀態(tài)。在輸出端沒有直流負載的情況下，功耗為零。鎖存輸出非?？臁ǔＪ荌SET上升邊緣的80ns。從鎖存的材料狀態(tài)遠slower-typically 1.5μs ISET的下降沿。這個時間由比較器的開機時間設置。在通電期間，輸出可以假設為假狀態(tài)。為了避免問題，輸出不應被視為有效，直到2μs后5μs ISET的下降沿。將輸出置于Hi-Z狀態(tài)時，禁用輸入將六個輸出設置為高阻抗狀態(tài)。這允許將LTC1045接口到數(shù)據(jù)總線。當DISABLE = 1 時輸出為高阻抗，當DISABLE = 0 時輸出為活動的。使用TTL供應，V+ = 4.5V到5.5V和V - = GND，禁用輸入是TTL兼容的。

在LTC1045上有四個電源:V+、V -、VOH和VOL。它們幾乎可以任意連接，但是有一些限制。V+與V -、VOH與VOL之間必須存在最小微分，V+與V -的微分必須至少為4.5V， VOH與VOL的微分必須至少為3V。另一個限制是由內(nèi)部寄生二極管D1造成的(見圖5)。