處理器控制器MCIMX502CVK8B 支持標(biāo)準(zhǔn)LCD顯示器和電泳顯示器(電子紙)。處理器控制器MCIMX502CVK8B 顯示子系統(tǒng)由以下模塊組成:?電泳顯示控制器(EPDC) (i。EPDC是一個(gè)功能豐富，低功耗，高性能的直接驅(qū)動(dòng)有源矩陣EPD控制器。它是專門為驅(qū)動(dòng)E-INKTM EPD面板而設(shè)計(jì)的，支持多種TFT架構(gòu)處理器控制器MCIMX502CVK8B 。EPDC的目標(biāo)是為電子紙張應(yīng)用程序提供一個(gè)有效的SoC集成功能，允許在達(dá)到更高的性能水平和更低的功耗的同時(shí)，比外部解決方案節(jié)省大量的材料成本。處理器控制器MCIMX502CVK8B EPDC模塊是在優(yōu)化的硬件/軟件分區(qū)上下文中定義的，并與ePXP一起工作(請(qǐng)參閱1.1.4節(jié)“圖形加速器”)。該eLCDIF是一個(gè)高性能的LCD控制器接口，支持豐富的模式集，并允許與各種LCD面板的互操作性，包括DOTCK/RGB和智能面板。該模塊還支持與ePXP同步操作，允許處理后的幀通過片上SRAM緩沖區(qū)從ePXP傳遞到eLCDIF。eLCDIF可以支持多達(dá)32位的接口。

馬克斯AHB橫梁(133 MHz)——連接系統(tǒng)中的各種AHB總線sub-segments并提供解碼成以下奴隸:- IP-Bus 1 (66 MHz)——總線段包含核心和外圍設(shè)備可訪問的胳膊沒有DMA功能- IP-Bus 2 (66 MHz)——總線段包含核心和外圍設(shè)備可訪問的胳膊沒有DMA功能——APBH DMA橋(133 MHz)——APBH DMA橋是最大的內(nèi)存方面的大師DMA操作。APBH總線是AMBA APB從總線，提供對(duì)i.MX50上的許多高速IP塊的外圍訪問。?IP-Bus 3 (66mhz) -這第三個(gè)外圍總線段包含ARM core和SDMA可以訪問的外圍設(shè)備，以及具有DMA功能的外圍設(shè)備。ARM CPU可以通過IP-Bus 1和SPBA訪問IP-Bus 3。?服務(wù)質(zhì)量控制器(QoSC) -提供軟和動(dòng)態(tài)仲裁/優(yōu)先級(jí)控制。QoSC與關(guān)鍵的顯示模塊(如eLCDIF和EPDC)一起工作，根據(jù)實(shí)時(shí)指標(biāo)提供動(dòng)態(tài)優(yōu)先級(jí)控制。

我。MX50使用專用硬件加速器來實(shí)現(xiàn)最先進(jìn)的多媒體性能。硬件加速器的使用提供了高性能和低功耗，同時(shí)為其他任務(wù)釋放了CPU核心。

我。MX50集成了以下硬件加速器:GPU2Dv1-2D圖形加速器，OpenVG 1.1， 200 Mpix/s性能

我。MX50包括以下到外部設(shè)備的接口

?MX50應(yīng)用程序處理器是專注于多媒體的產(chǎn)品，提供高性能的處理，優(yōu)化了最低的功耗。我。MX50處理器是飛思卡爾的節(jié)能解決方案產(chǎn)品。MX50針對(duì)便攜式多媒體應(yīng)用程序進(jìn)行了優(yōu)化，并以飛思卡爾先進(jìn)的ARM Cortex-A8?核心實(shí)現(xiàn)為特色，運(yùn)行速度高達(dá)1ghz。我。MX50提供了一個(gè)強(qiáng)大的顯示架構(gòu)，包括2D圖形處理單元(GPU)和像素處理管道(ePXP)。此外，我。MX50包括一個(gè)完整的集成電泳顯示功能。我。MX50以高達(dá)266mhz的時(shí)鐘速率支持DDR2、LPDDR2和LPDDR1 DRAM，從而支持一系列性能和功率權(quán)衡。